机读格式显示(MARC)

• 000 01127nam0 2200277 450

• 001 0000504019

• 005 20181130191600.0

• 010 __ |a 978-7-121-34898-3 |d CNY99.00

• 100 __ |a 20181016d2018 em y0chiy50 ea

• 101 0_ |a chi

• 102 __ |a CN |b 110000

• 105 __ |a ak z 000yy

• 106 __ |a r

• 200 1_ |a 基于Quartus Prime的数字系统Verilog HDL设计实例详解 |A ji yu Quartus Primede shu zi xi tong Verilog HDLshe ji shi li xiang jie |f 周润景, 李志, 张玉光编著

• 205 __ |a 第3版

• 210 __ |a 北京 |c 电子工业出版社 |d 2018

• 215 __ |a 460页 |c 图 |d 26cm

• 300 __ |a EDA应用技术

• 330 __ |a 本书以语法与实例结合的方式来讲解可编程逻辑器件的设计方法, 软件开发平台为Altera公司的QuartusPrime16.1FPGA/CPLD设计软件。本书由浅入深地介绍了利用QuartusPrime进行数字系统开发的设计流程、设计思想和设计技巧。书中的例子非常丰富, 既有简单的数字逻辑电路实例, 也有复杂的数字系统设计实例。

• 606 0_ |a VHDL语言 |A VHDLyu yan |x 程序设计

• 690 __ |a TP301 |v 5

• 701 _0 |a 周润景 |A zhou run jing |4 编著

• 701 _0 |a 李志 |A li zhi |4 编著

• 701 _0 |a 张玉光 |A zhang yu guang |4 编著

• 801 _0 |a CN |b 湖北三新 |c 20181016

• 905 __ |a WXCSXY |d TP301/87=3